بهینه‌سازی توان

سرعت و پیچیدگی فزاینده طراحی‌های امروز افزایش قابل توجهی در مصرف توان چیپ‌های مجتمع مقیاس خیلی بزرگ (VLSI) را ایجاب می‌کند. برای پرداختن به این چالش، محققان تکنیک‌های طراحی بسیار متفاوتی ارائه کرده‌اند تا توان را کاهش دهند. پیچیدگی آی سی‌های امروزی، با بیش از ۱۰۰ میلیون ترانزیستور، با سنجش زمان بیش از ۱ گیگاهرتز، به معنی این است که بهینه‌سازی دستی توان به‌طور نامیدکننده‌ای آهسته و با احتمال زیاد وقوع خطا است. ابزارهای طراحی با کمک کامپیوتر (CAD) و متدلوژی‌ها الزامی هستند.

یکی از ویژگی‌های کلیدی ای که منجر به موفقیت تکنولوژی نیم‌رسانای اکسید فلزی مکمل، یا سیماس، شد مصرف توان کم ذاتی آن بود. به این معنی که طراحان مدار و ابزارهای اتوماسیون طراحی الکترونیک (EDA) می‌توانند روی بیشینه ساختن عملکرد مدار و کمینه نمودن فضای مدار تمرکز کنند. یکی دیگر از ویژگی‌های جالب تکنولوژی CMOS خواص مقیاس گذاری مطلوب آن است که اجازه یک کاهش ثابت در اندازه ویژگی را می‌دهد (رجوع کنید به قانون مور)، که کار کردن با فرکانس ساعت بیشتر را برای سیستم‌های بسیار پیچیده‌تر روی تنها یک چیپ مقدور می‌سازد. نگرانی مصرف توان با پیدایش اولین سیستم‌های الکترونیکی قابل حمل در اواخر دهه ۱۹۸۰ پا به عرصه گذاشت. در این بازار عمر باتری یک عامل قطعی برای موفقیت تجاری محصول است. یک واقعیت دیگر که تقریباً در همان زمان آشکار شد این بود که اجتماع فزاینده عوامل فعال بیشتر در هر ناحیه die منجر به مصرف انرژی زیاد یک مدار مجتمع به‌طور جلوگیری‌کننده می‌شود. یک سطح قطعی بالای توان نه تنها به دلایل اقتصادی و محیطی نامطلوب است بلکه مشکل اتلاف گرما را نیز به وجود می‌آورد. به منظور این که دستگاه تحت میزان دمای قابل قبولی در حال کار کردن نگاه داشته شود، گرمای زیاد ممکن است مستلزم سیستم‌های رفع گرمای گران‌قیمت باشد.

این عوامل در افزایش توان به عنوان یک پارامتر مهم طراحی به میزان برابر با عملکرد و اندازه دای شرکت داشته‌اند. در واقع مصرف توان به عنوان یک عامل محدودکننده در ادامه مقیاس گذاری فناوری CMOS انگاشته می‌شود. برای پاسخ به این چالش تقریباً در دهه اخیر، تحقیق فشرده در توسعه ابزارهای طراحی به کمک کامپیوتر (CAD) گنجانده شده که اشاره به مسئله بهینه‌سازی توان دارد. تلاش‌های ابتدایی به مدار و ابزارهای سطح منطق معطوف شده بودند زیرا در این سطح ابزارهای CAD کامل تر بوده و توانایی مانور بهتری در این زمینه‌ها وجود داشته‌است. امروز بیشتر تحقیق حول ابزارهای CAD، سیستم یا بهینه‌سازی سطح معماری را هدف قرار می‌دهد که به‌طور بالقوه اثر کلی بیشتری با توجه به وسعت عملکرد آن‌ها دارند.

به اضافه ابزارهای بهینه‌سازی، تکنیک‌های کارامد برای تخمین توان لازم است، هر دو به عنوان یک نشانگر مستقل که مصرف مدار با برخی مقادیر هدف مواجه می‌شود و به عنوان یک نشانگر وابسته مزیت‌های توان گزینه‌های متفاوت طی جستجوی فضای طراحی.

مصرف توان مدارهای CMOS دیجیتال کلاً بر حسب سه مؤلفه در نظر گرفته می‌شوند:

• مؤلفه توان پویا، مرتبط با پر و خالی شدن خازن در خروجی درگاه.
• مؤلفه توان اتصال کوتاه. در هنگام انتقال خط ورودی از یک سطح ولتاژ به دیگری، مدت زمانی وجود دارد که هر دو انتقال PMOS و NMOS در حال اجرا هستند، که در نتیجه باعث ایجاد یک مسیر از V_DD به زمین می‌شود.
• مؤلفه توان ایستا، به علت نشت، که حتی وقتی مدار به برق وصل نیست وجود دارد. این، به‌طور پی در پی، تشکیل شده از دو جزء- درگاه به نشت منبع، که اغلب با تونل زدن، مستقیماً از طریق عایق درگاه نشت می‌کند، و نشت تخلیه منبع که هم به تونل زدن و هم به رسانش زیر آستانه‌ای نسبت داده شده‌است. سهم جزء توان ایستا نسبت به عدد توان کل در عصر طراحی زیر ریزسنج‌های عمیق(DSM) حاضر بسیار سریع در حال رشد است.

توان می‌تواند در سطوح بالاتر جزئیات تخمین زده شود. سطوح انتزاعی بالاتر سریعتر بوده و قابلیت کار با مدارهای بزرگتر را داراست، ولی دقت کمتری دارد. سطوح اصلی عبارتند از:

• تخمین توان سطح مدار، با استفاده از یک شبیه‌ساز مدار مانند اسپایس (SPICE)
• تخمین توان ایستا از مسیرهای ورودی استفاده نمی‌کند، ولی از ارقام ورودی استفاده می‌نماید. مشابه با تحلیل زمان ایستا.
• تخمین توان سطح منطق، معمولاً پیوند یافته به شبیه‌سازی منطق.
• تحلیل در سطح ثبت-انتقال. سریع و با ظرفیت بلا اما نه با دقت کافی.

تکنیک‌های متفاوت بسیاری استفاده می‌شوند تا مصرف توان در سطح مدار را کاهش دهند. برخی از موارد اصلی آن‌ها عبارتند از:

• اندازه‌گیری ترانزیستور: تنظیم اندازه هر درگاه یا ترانزیستور برای حداقل توان.
• مقیاس گذاری ولتاژ: منابع ضعیف تر ولتاژ توان کمتری مصرف می‌کنند ولی آهسته‌تر کار می‌کنند.
• مناطق جدای ولتاژ: قطعات مختلف می‌توانند تحت ولتاژهای متفاوتی، با ذخیره توان، کار کنند. این تمرین طراحی ممکن است زمانی که دو قطعه با منابع ولتاژ مختلف با یکدیگر ارتباط برقرار می‌کنند، احتیاج به استفاده از تعویض‌کننده‌های سطح داشته باشد.
• متغیر V_DD: ولتاژ برای یک قطعه می‌تواند طی عملیات تغییر کند - ولتاژ بالا (و توان بالا) وقتی که قطعه نیاز دارد تا سریع کار کند، ولتاژ پایین زمانی که عملیات با سرعت پایین قابل قبول است. ولتاژهای آستانه‌ای چندگانه: فرایندهای مدرن می‌توانند ترانزیستورها را با آستانه‌های مختلف بسازند. توان می‌تواند با استفاده از ترکیبی از ترانزیستورهای CMOS با دو یا چند ولتاژ آستانه متفاوت ذخیره شود. در ساده‌ترین حالت دو آستانه متفاوت وجود دارد، که معمولاً ولتاژ آستانه بالا(High-Vt) و ولتاژ آستانه پایین(Low-Vt) خوانده می‌شوند، که Vt به جای ولتاژ آستانه قرار می‌گیرد. ترانزیستورهای آستانه بالا آهسته‌تر ولی با نشت کمتر می‌باشند، و می‌توانند در مدارهای غیر حساس استفاده شوند.
• درگاه گذاری توان: این تکنیک از ترانزیستورهای سلیپ با ولتاژ آستانه بالا که یک قطعه مدار را زمانی که قطعه وصل نیست قطع می‌کنند، استفاده می‌کند. اندازه‌گیری ترانزیستور سلیپ یک پارامتر مهم طراحی است. این تکنیک، که با نام MTCMOS، یا CMOS چند آستانه‌ای نیز شناخته می‌شود توان stand-by یا نشت را کاهش داده، و همچنین ارزیابی iddq را مقدور می‌سازند.
• ترانزیستورهای با کانال طولانی: ترانزیستورهای با حداقل طول بیشتر نشت کمتری دارند، اما بزرگتر و کندتراند.
• حالت‌های پشته سازی و توقف: درگاه‌های منطقی ممکن است طی حالت‌های ورودی معادل به‌طور متفاوت نشت کنند (مثلاً ۱۰ در درگاه نند، که مخالف ۰۱ است). ماشین‌های حالت ممکن است در حالت‌های معینی نشت کمتری داشته باشند.
• سبک‌های منطق: منطق ایستا و پویا، برای مثال، مبادله‌های سرعت/توان مختلفی دارند.

استنتاج منطقی می‌تواند به روش‌های گوناگونی نیز بهینه شود تا مصرف توان را تحت کنترل نگاه دارد. جزئیات مرهعل زیر می‌تواند اثر مهمی رویه بهینه‌سازی توان داشته باشد:

• درگاه گذاری ساعت
• فاکتورگیری منطقی
• بهینه‌سازی بی‌اهمیت
• تعادل مسیر
• تکنولوژی نقشه‌برداری
• رمز گذاری حالت
• تجزیه ماشین حالت کراندار
• دوباره زمان‌بندی کردن

فرمت‌های فایلی وجود دارند که می‌توانند جهت نوشتن فایل‌های طراحی که هدف توان و پیاده‌سازی یک طراحی را مشخص می‌کنند، استفاده شوند. اطلاعات در این فایل‌ها ابزارهای EDA را قادر می‌سازند تا به‌طور خودکار ویژگی‌های کنترل توان را درج کند و مطابقت نتیجه با هدف را بیازماید. IEEE DASC منزلگاهی برای توسعه این فرمت در قالب کار گروه IEEE P۱۸۰۱ فراهم می‌سازد. در طول سال ۲۰۰۶ و دو ماه اول ۲۰۰۷ هر دوی فرمت توان یکپارچه و فرمت توان معمول توسعه داده شدند تا ابزارهای گوناگون را پشتیبانی کنند. کار گروه‌های IEEE P۱۸۰۱ با هدف ایجاد همگرایی این دو استاندارد فعالیت می‌کند.

• کتاب راهنمای اتوماسیون طراحی الکترونیک برای مدارهای مجتمع، توسط Lavagno, Martin، و Scheffer، شابک ۰-۸۴۹۳-۳۰۹۶-۳ بررسی در زمینه‌ای که خلاصه فوق، با مجوز، از آن برگرفته شده.
• مدارهای مجتمع دیجیتال، چاپ دوم [۱]، Jan M. Rabaey, Anantha Chandrakasan و Borivoje Nikolic، شابک ۰-۱۳-۰۹۰۹۹۶-۳، انتشارات: Prentice Hall

برگرفته شده از: «http://en.wikipedia.org/wiki/Power_optimization_(EDA)»