وریلوگ
وریلوگ (به انگلیسی: Verilog)، استاندارد شده به عنوان «IEEE 1364»، یک زبان توصیف سختافزار (HDL) است که برای مدلسازی سیستم الکترونیکها استفاده میشود. معمولاً در طراحی و تأیید مدارهای دیجیتال در سطح ثبت-انتقال انتزاع استفاده میشود. همچنین در تأیید مدارهای آنالوگ و مدارهای سیگنال مختلط و همچنین در طراحی مدارهای ژنتیکی استفاده میشود. در سال ۲۰۰۹، استاندارد وریلوگ (IEEE 1364-2005) در استاندارد SystemVerilog ادغام شد و استاندارد IEEE 1800-2009 را ایجاد کرد. از آن زمان، وریلوگ رسما بخشی از زبان SystemVerilog است. نسخه فعلی استاندارد IEEE 1800-2017 است.
| پارادایم برنامهنویسی | برنامهنویسی ساختیافته |
|---|---|
| ظهوریافته در | ۱۹۸۴ |
| انتشار پایدار | IEEE 1364-2005
۹ نوامبر ۲۰۰۵ |
شیوه نوعدهی | سیستم نوع، weak |
.v, .vh | |
| گویش | |
| Verilog-AMS | |
| متأثر از | |
| پاسکال، ایدا، سی، فرترن | |
| تأثیر گذاشته بر | |
| SystemVerilog | |
 Programmable Logic/Verilog در ویکیکتاب (انگلیسی) | |
منابع
- ↑ Nielsen AA, Der BS, Shin J, Vaidyanathan P, Paralanov V, Strychalski EA, Ross D, Densmore D, Voigt CA (2016). "Genetic circuit design automation". Science. 352 (6281): aac7341. doi:10.1126/science.aac7341. PMID 27034378.
- ↑ 1800-2vhhu017 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language