بسته مقیاس-تراشه‌ای

بسته مقیاس تراشه‌ای یا بسته مقیاس-تراشه (CSP) نوعی بسته مدار مجتمع است.

بالا و پایین یک بسته WL-CSP روی یک پنی آمریکایی قراردارد. در بالا سمت راست، بسته SOT23 برای مقایسه نشان داده شده‌است.

در اصل، CSP مخفف بسته‌بندی با اندازهٔ تراشه بود. از آنجایی که فقط تعداد کمی از بسته‌ها اندازهٔ تراشه دارند، معنای مخفف آن با بسته‌بندی در مقیاس تراشه تطبیق داده شد. طبق استاندارد IPC J-STD-012، پیاده‌سازی فناوری فلیپ فلاپ و مقیاس تراشه، به منظور واجد شرایط بودن به عنوان مقیاس تراشه، بسته باید مساحتی بیش از ۱٫۲ برابر دای نداشته باشد و باید تک-دای، بسته قابل‌نصب مستقیم روی سطح باشد. معیار دیگری که اغلب برای واجد شرایط بودن این بسته‌ها به عنوان CSP اعمال می‌شود این است که گام توپی آنها نباید بیشتر از ۱ میلی‌متر باشد.

این مفهوم برای اولین بار توسط جوینچی کاسایی از فوجیتسو و ژن موراکامی از هیتاچی کابل در سال ۱۹۹۳ ارائه شد. اما اولین نمایش مفهومی از میتسوبیشی الکتریک بود.

دای ممکن است بر روی یک میان‌پوست نصب شود که بر روی آن پدها یا توپی‌ها شکل می‌گیرند، مانند بسته‌بندی آرایه مشبک توپی تراشه برگردان(BGA)، یا پدها ممکن است مستقیماً روی ویفر سیلیکونی زدایش‌شده یا چاپ‌شوند و در نتیجه بسته‌ای بسیار نزدیک به اندازه دای سیلیکونی: به چنین بسته‌بندی بسته هم‌سطح-ویفر (WLP) یا بسته‌بندی مقیاس تراشه در سطح ویفر (WL-CSP) گفته می‌شود. WL-CSP از دهه ۱۹۹۰ در حال توسعه بود و چندین شرکت از اوایل سال ۲۰۰۰ تولید حجمی را آغاز کردند، مانند مهندسی نیم‌رسانای پیشرفته (ASE).

منابع

↑ "Understanding Flip-Chip and Chip-Scale Package Technologies and Their Applications". Application Note 4002. Maxim Integrated Products. April 18, 2007. Retrieved January 17, 2018.
↑ Puttlitz, Karl J.; Totta, Paul A. (December 6, 2012). Area Array Interconnection Handbook. Springer Science+Business Media. p. 702. ISBN 978-1-4615-1389-6.
↑ Prior, Brandon (January 22, 2001). "Wafer Scale Emerging". EDN. Retrieved March 31, 2016.
↑ "ASE Ramps Wafer Level CSP Production". EDN. October 12, 2001. Retrieved March 31, 2016.

پیوند به بیرون

تعریف توسط JEDEC
راهنمای بسته بندی الکترونیک نوردیک، فصل D: بسته بندی مقیاس تراشه
پرونده‌های رسانه‌ای مربوط به بسته‌های مدار مجتمع CSP در ویکی‌انبار

[1] "Understanding Flip-Chip and Chip-Scale Package Technologies and Their Applications". Application Note 4002. Maxim Integrated Products. April 18, 2007. Retrieved January 17, 2018.

[2] Puttlitz, Karl J.; Totta, Paul A. (December 6, 2012). Area Array Interconnection Handbook. Springer Science+Business Media. p. 702. ISBN 978-1-4615-1389-6.

[3] Prior, Brandon (January 22, 2001). "Wafer Scale Emerging". EDN. Retrieved March 31, 2016.

[4] "ASE Ramps Wafer Level CSP Production". EDN. October 12, 2001. Retrieved March 31, 2016.